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在最近舉行的 IEDM 會議上，台積電預告了到 2030 年提供封裝超過一兆個電晶體的下一代晶片封裝的工藝規畫圖。這與Intel的長期願景不謀而合。如此巨大的電晶體數量將透過先進的多晶片組 3D 封裝實現。但台積電的目標還包括提高單片晶片的複雜性，最終在單個晶片上實現 2000 億個電晶體的設計。
這就要求台積電穩步提升計畫中的 N2、N2P、N1.4 和 N1 節點。雖然多晶片組架構目前越來越受到青睞，但台積電認為封裝密度和原始電晶體密度必須同步提升。NVIDIA（NVIDIA）公司擁有 800 億個電晶體的 GH100 GPU 是當今規模最大的晶片之一，不包括 Cerebras 的晶圓級設計。
然而，台積電的規畫圖要求將這一數字增加一倍以上，首先是超過 1000 億電晶體的單片設計，然後是最終的 2000 億。當然，隨著晶片尺寸的增大，良品率也變得更具挑戰性，這也是先進的小型晶片封裝變得至關重要的原因。
有趣的是，Intel也計畫在2030年做到單個封裝1兆個電晶體，可謂針鋒相對。
目前最複雜的單晶片是NVIDIA GH100，電晶體達800億個。
多晶片封裝方面處於領先地位的是各種GPU計算晶片，Intel Ponte Vecchio GPU Max超過1000億個電晶體，AMD Instinct MI300A、MI300X分別有1460億個、1530億個電晶體。
AMD 的 MI300X 和Intel的 Ponte Vecchio 等多晶片模組產品已經內建了數十個晶片，其中 PVC 有 47 個晶片。台積電設想透過其 CoWoS、InFO、三維堆疊和許多其他技術，將這種擴充擴大到容納超過一兆個電晶體的晶片封裝。
雖然擴充速度最近有所放緩，但台積電仍有信心在封裝和工藝方面取得突破，以滿足未來的密度需求。晶圓代工廠的持續投資確保了在釋放下一代半導體能力方面取得進展。但是，無論規畫圖多麼激進，最終決定時間表的，還是物理學。
根據報導，台積電目前正積極擴充 CoWoS 封裝產能，計畫在台中地區建設第 7 家先進封裝和測試工廠，目前正在評估嘉義科學園區和雲林。
台積電在近日舉辦的 IEEE 國際電子器件會議（IEDM）的小組研討會上透露，其 1.4nm 級工藝製程研發已經全面展開。根據 SemiAnalysis 的 Dylan Patel 給出的幻燈片，台積電已經將1.4nm正式命名A14，最快2027年量產。這點也與上面曝光的規畫圖一致。
目前台積電尚未透露 A14 的量產時間和具體參數，但考慮到 N2 節點計畫於 2025 年底量產，N2P 節點則定於 2026 年底量產，因此 A14 節點預計將在 2027-2028 年問世。
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