單晶通道、字串堆疊！3D NAND 快閃記憶體邁向 1000 層堆疊

晶片產業正推動 3D NAND 快閃記憶體的堆疊高度在未來幾年內增加四倍，從 200 層增加到 800 層甚至更多，利用額外的容量將有助於滿足對所有類型記憶體不斷增長的需求。

這些額外的層將增加新的可靠性問題，帶來許多漸進式的可靠性挑戰，但 NAND 快閃記憶體產業近十年來一直在穩步增加堆疊高度。 2015 年，東芝宣布推出首款使用矽穿孔 (TSV) 技術的 16 晶粒堆疊產品。這實現了更高的頻寬、更低的延遲和更快的 I/O，同時也為其他類型的記憶體和邏輯晶片的堆疊鋪平了道路。

「最初，NAND 是水平拓展的，」Lam Research 蝕刻生產力和設備智能副總裁 Tae Won Kim 表示。 「但在 10 多年前，製造商意識到橫向拓展本身並不具有成本效益，因此他們轉向了垂直拓展。」

堆疊晶粒為顯著提高密度和加快數據存取時間打開了大門。 「3D NAND 的發展方向是邁向 500 到 1,000 層，」ACM Research 總經理 Mohan Bhan 表示。 「但要實現這麼多層數，不僅僅是延續目前的做法而已。」

傳統製程的主要問題與高深寬比 (HAR) 蝕刻和沉積有關，需確保在所有這些層中保持一致且無空隙的連續導通。此外，通道高度的增加也對讀取電流造成挑戰，因為多晶矽通道的總阻抗增大。因此，一些開發者轉向了使用混合鍵合的雙晶圓解決方案，但這些改進也只能解決部分問題。

「雖然尖端製造商一直在尋求增加層數，但層的額外縮放／堆疊受到蝕刻預算和圖案化挑戰等因素的限制，」Brewer Science 業務發展經理 Daniel Soden 表示。

但達到 1,000 層的最快方法——也許是唯一的方法將是字串堆疊。

更多位元儲存技術

業界也有其他方法來提高記憶體容量，而不必增加層數。 「NAND 製造商不僅可以垂直拓展，還可以橫向和邏輯拓展，」Lam 的 Kim 表示。

邏輯縮放可增加單個 Flash 單元儲存的位元數，而水平縮放則縮小單元間的間距。此外，研究人員還在嘗試將列分成兩部分，總體上加倍單元數量。這些創新將縮小單元間距，並在相同面積內儲存更多數據。「縮小這種電荷捕捉結構的間距是一種提高設備電容密度的好方法，而無需進一步增加層數，」Brewer 的 Soden 說。

另一個容量提升涉及將更多數據打包到單個單元中。在一個單元中儲存多個位元並不是一個新想法。公司正在推出每個單元具有兩個位元的 MLC（多層單元）、TLC（三層單元）和 QLC（四層單元）。開發人員現在正在接近每個單元五個等級（五級單元或 PLC）。管理電荷狀態（31 級加上空）的微小差異的演算法可能會更加複雜，糾錯也是如此，因此性能可能會受到影響。

目前尚不清楚 PLC 是如何實現的以及陷阱氧化物的含量，一些研究表明浮柵（Floating Gate）可以製造更好的 PLC 單元。甚至還有關於 HLC（六級單元）的研究，每個單元儲存六個位元。然而，這仍在研究中。

SK 海力士有一種將單元分成兩個三位元半的方法，總共六個位元。並且已經在低溫下試驗了七位元單元，以減少噪音並提高讀取保真度。

保持層的均勻性

3D NAND 堆疊的基本優勢在於，透過單次光刻步驟即可實現數百層的堆疊。然而，這種做法的缺點是，隨著高深寬比（HAR）接近 100:1，鑽孔變得更加困難。

有人可能會認為將每層變薄可以增加層數，而不會讓堆疊過於高。「每層的厚度大約在 150 至 100 埃之間，」Bhan 說道。然而，減薄字線層會導致其電阻增加，進而影響性能。一些研究人員正在探索用電阻較低的金屬（如釕或鉬）取代鎢，但目前在產品開發中，各層的厚度仍保持不變。

挑戰不僅在於蝕刻，新增層數的同時要維持良好的平整度也變得更加困難。過去或許可以容忍的小誤差，現在會隨堆疊高度的增加而累積，最終在堆疊頂部產生不可忽視的影響。

堆疊結構最初由交替的 SiO2 和 Si3N4 層組成，之後氮化矽會被移除並替換為閘極金屬。隨著堆疊層數的增多，保持層的均勻性成為重點。微小的誤差雖可容忍，但這些誤差往往會隨著堆疊層數的增多而累積，因此每一代技術都需要更努力地改善平整度。

 

▲ 3D NAND 堆疊中的平面度和均勻性差。資料來源：ACM ResearcACM Research 採用了一種在沉積過程中旋轉晶圓的技術以改善平整度。在沉積過程中，公司設備會定期將晶圓提起並旋轉 180°，類似於美式足球比賽每一節更換方向。「沉積過程中對晶圓的旋轉需求，以及整個過程的均勻性將變得非常重要，」Bhan 表示。

這一過程中，旋轉夾具會將晶圓從基座上抬起，旋轉後再放回基座。基座是加熱的，因此旋轉必須迅速完成以保持晶圓的溫度。然而，由於基座是固定的，晶圓無法在沉積過程中連續（緩慢）旋轉。「我們定期旋轉晶圓，以確保沉積更均勻，」Bhan 解釋說。「我們已經取得了不少進展，將均勻性提高到 1% 以內。」

此外，該公司還透過控制沉積壓力來補償 Si3N4 的拉伸應力和 SiO2 的壓縮應力。

堆疊問題

隨著堆疊層數的增加，潛在問題也會增加。「更高堆疊高度所產生的物理與熱應力，可能對光刻及其他後續工藝帶來更多挑戰，」Brewer 的 Soden 提到。

這一挑戰在蝕刻過程中尤為明顯。必須做到筆直且均勻的通道孔，可能因不同層的橫向蝕刻速率差異、從頂部到底部的關鍵尺寸變化、不完全蝕刻，甚至柱體偏移而受到影響。

▲ 蝕刻通道孔也可能遇到隨著堆疊變高而增加的挑戰。資料來源：ACM Research

蝕刻過程需要極高的均勻性，並需在生產效率不受損的情況下，平衡各種取捨。「如果我們真的想同時實現垂直與水平縮放，就必須不僅提高蝕刻速率，還要改善輪廓控制，」Lam 的 Kim 表示。

有效的蝕刻需要硬式遮罩（Hard Mask）在堆疊頂部保持良好的圖案轉移性能。「目前正在研究更穩健的圖案轉移解決方案，例如更厚的硬式遮罩以及更具抗性的新材料，」Soden 說道。「目前使用的主要材料是 α 碳（Alpha-Carbon，一種無定形碳品牌），它非常堅硬，透過化學氣相沉積（CVD）製成。」Brewer Science 推出了一種自認同樣有效的新材料，並且可以旋塗，簡化了製程。

「這種 α 碳的密度和硬度堪比鑽石，非常適合蝕刻過程，」Soden 表示。「用旋塗材料替代這種材料和工藝，可能帶來更大的靈活性、更高的產能、更好的縫隙填充能力，還有其他有益於各種設備與行業的特性。」

蝕刻完成後，必須對通道進行清潔和乾燥，這變得更加困難。「當你完成 HAR 蝕刻並抵達底部後，會在那裡留下一些殘留物，」ACM Research 首席技術官 Sally-Ann Henry 說。「問題是，這是一個非常深的縱橫比結構。我們的超音波解決方案可以幫助將液體送入所有縫隙，但如何將液體移出就是一個大問題。你可能可以進出水，但乾燥是一個挑戰。」

改善這些步驟的技術包括使用超音波攪動以鼓勵清潔材料進入通道每一角落，以及使用超臨界 CO2 乾燥。在高溫和高壓下，CO2 的超臨界態結合了氣體與液體的特性。輔助技術包括用異丙醇（IPA）穩定圖案以及清洗後沖洗腔室。

單晶通道

當完全構建和填充時，每個陣列列形成所謂的通心粉（ Macaroni ）結構：同心排列，外層為捕陷氧化層，其次是通道材料，最內層為惰性填充氧化層。捕陷氧化層是每個儲存單元儲存電荷的地方。通道則成為位線或串，將電流傳遞至位線接觸點。而填充層的目的是使通道變窄，以改善閘極控制能力。

▲ 3D NAND 的通心粉結構。電荷儲存在陷阱氧化物中，通道形成位元線。填充物的目的只是縮小通道以改善柵極控制。資料來源：Bryon Moyer／Semiconductor Engineering

通道本身通常由多晶矽製成，因為柱體中存在許多晶粒邊界，會導致一定的電阻。雖然這種設計在目前的快閃記憶體世代運作良好，但隨著堆疊高度的增加，維持讀取電流至接觸點變得更加困難。因此，一些公司已開發出生成單晶通道的方法。一種方法是從底部開始向上生長矽，另一種則是從頂部開始結晶多晶矽。

應用材料公司指出，過去曾實驗性地使用選擇性外延生長來創建單晶通道。但為了在處理過程中保護 CMOS 的熱預算，該生長是在 810°C 的條件下進行，導致生長速度過慢，不適合大規模製造。該公司現能在 900 至 1,100°C 的溫度範圍內實現超過 400nm/min 的生長速率。雖然這對傳統 3D NAND 製程可能構成挑戰，但一種新的提案技術使其成為可能——即在不同晶圓上建造記憶體單元與邏輯電路，並將其透過混合鍵結結合在一起。

一種稱為 CMOS below（或 under）array 的配置（簡稱 CBA/CUA），將單元陣列放在一片晶圓上，並將其餘的 CMOS 電路放在另一片晶圓上。這兩者透過混合鍵結結合在一起。由於這種鍵結是面對面的，陣列和階梯結構現在變為上下顛倒，並且接觸點可以變得更短，這本身就是一大優勢。

▲ CMOS below array 配置。單元結構構建在一個晶圓上，反轉，然後混合鍵合到包含 CMOS 電路的晶圓上，縮短連接並允許陣列晶圓採用更高溫度的製程步驟。資料來源：Bryon Moyer／Semiconductor Engineering

對於外延生長（epi growth）的應用，此配置允許陣列晶圓在比 CMOS 更高的溫度下進行外延生長，進而提供了一種製作單晶通道的方法。然而，這導致的一項變化是填充氧化層消失，因為通道佔據了圓柱體的整個中間區域。這樣的改變帶來了閘極控制的下降作為代價。因此，改良後的單晶通道性能必須產生足夠大的正面影響，才能使這種權衡變得值得。

兩片晶圓的技術成本也高得多。不過，此技術的開發與外延生長的努力是獨立的，旨在釋放陣列晶圓以進行其他不適合 CMOS 的處理。此外，這種技術需要兩倍的晶圓來生產相同數量的快閃記憶體晶片，這在成本、晶圓需求及環境方面帶來了挑戰。

在這種應用中，陣列所使用的載體晶圓中的矽不會被消耗。所有有用的層都是沉積在該晶圓的表面上。通常，將兩片晶圓鍵結後，會透過研磨或蝕刻將載體晶圓移除，這不僅浪費矽，還增加了成本。目前正在努力研究哪些類型的技術可以修復回收晶圓的表面，使其與新晶圓一樣有效。

自上而下的方法

另一種創建這類通道的方法不需要兩片晶圓。相反，通道如傳統方式一樣以多晶矽填充。然而，在退火之前，會在通道上沉積鎳矽化物。在退火過程中，這些矽化物從頂部「浮動」到底部，沿途催化結晶化。當矽化物到達底部時，其上方的區域已成為單晶結構。矽化物會保留在底部，但位線接觸點位於頂部，因此假設矽化物保持穩定的話，不應該會產生問題。

▲ 使用鎳矽化物使通道結晶。該材料在退火過程中沿著通道向下遷移，沿途使多晶矽結晶。資料來源：Bryon Moyer／Semiconductor Engineering

堆疊並重複

最後一種增加層數的方式，不僅在物理上，甚至在地緣政治上都提供了一種解決逐層挖深孔的緩慢進展的方法。上述提到的改進雖然有助於提升容量，但仍然有限。

「當層數達到 250 層以上時，這類解決方案可能已接近極限，」Soden 指出。「分步式方法正在實施，將圖案化和蝕刻製程分解為不同模組，以減少極端的高深寬比（HAR）蝕刻，並在層與層之間引入裸矽，透過通孔方式進行連接。」

這種方法有時稱為「字串疊層」（string stacking）。其概念是構建一組可管理的層數，然後不是將堆疊增高，而是透過在每組堆疊間加入一層矽來複製堆疊。這樣的結果可以讓堆疊總層數大幅增加，而不需要面對延長 HAR 問題。「這項解決方案推動許多公司長期目標達到 1,000 層，」Soden 表示。

▲ 字串堆疊。每組層都獨立地經歷正常的製程。堆疊獨立的字串允許更多層，而無需一步處理整個堆疊。權衡是需要多個步驟。資料來源：Bryon Moyer／Semiconductor Engineering

這項工程上的解法使得可以在不一次處理所有層的情況下達到 1,000 層。例如，可以先處理 250 層，然後將四組這樣的模組疊加在一起，中間加上矽層作為分隔。代價是需要進行四次光刻步驟，而不是一次，但這可能是可以接受的妥協。目前看來，沒有人考慮用傳統方法處理 1,000 層。

這個方法並非像聽起來那麼簡單，因為第二層將被放置在第一層上，而不是在平整無瑕的晶圓上。第三層則必須在第二層累積的任何不平整表面上運作。很可能每一層都需要單獨的開發努力來確保足夠的平坦性。

另一個挑戰在於，每層中的字串必須以某種方式相互連接形成一個長字串。最簡單的解法是將通孔放置於矽分隔層中，但如何精確對齊每一層並非顯而易見——尤其是矽層會阻擋下方的柱狀結構，無法直接看見。

從地緣政治的角度來看，出口規則限制堆疊超過 128 層的產品。因此，受限於這些規範的國家可以透過堆疊 128 層的模組來規避限制。例如，首次推出字串疊層產品的 YMTC，若要達到 1,000 層，可能會使用 10 組各 100 層的堆疊來實現。

還需要幾年來解決這些問題

NAND Flash 的改進涉及許多不同部分。提升 HAR 製程的努力將持續進行，但這並非主要的改進方向。在理論上，PLC 技術可以立即提供 25% 的容量提升。改變單元架構和減少間距也能進一步提升性能。

最大的變化來自於採用雙晶圓解決方案和字串疊層這些主要的架構轉變。這些技術可以與其他容量提升技術相結合。今天已經有同時具備這兩項技術的產品面市，儘管尚未達到 1,000 層。為了實現普及化，降低 CBA 成本仍然是必要的，並且還需要努力將堆疊層數拓展到更多層。

目前主流配置的具體形態尚不明朗，但無論如何，更大容量的 NAND Flash 晶片正在來臨，以滿足業界對儲存的無盡需求。

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• 資料來源：semiengineering