Intel 架構日，Sunny Cove、Tremont、Gen11 GT2、Xe、Foveros 一次看懂

日前 Intel 於美國舉辦 Architecture Day 活動，會中介紹 Intel 於 2019 年之後的處理器相關產品資訊，除了包含新處理器微架構 Sunny Cove 與 Tremont 和後續 2 代規劃，另外也透露未來內建顯示 Gen11 和 Xe 繪圖品牌，以及從 EMIB 進化的 3D 封裝 Foveros

Sunny Cove 微架構小改

Intel 揭示未來數年的處理器產品規劃，首先是明年 2019 即將推出的 Sunny Cove 微架構，預計將搭載在代號 Ice Lake 處理器，並採用期盼許久的 10nm 製程；Sunny Cove 微架構將透過內部微調的方式提升 IPC 效能，並以額外加入新指令集提升特殊用途表現。在簡報上，Sunny Cove 特意指出 Scalability Improved，不知是否可以見到更多實體核心的消費級產品推出？

另一方面，省電小核心 Atom 處理器自從退出行動市場之後，就很少聽到相關風聲，此次 Intel 也表明 2019 年將推出 Tremont 微架構產品，除了照樣提升 IPC 效能，另外也會針對網路伺服器提升表現，改採 10nm 製程則無需多言，電池續航力也會隨之增加。

從 14nm 轉進 10nm 的不順利，讓長久以來設計與製造相互存依的 Intel 受到不小打擊，以至於面臨製程轉換受阻時，無法在 14nm 推出更具高效能的設計。至此，Intel 也開始將處理器∕微架構與製程技術分離，處理器推出時選擇當代足以大規模製造的製程。

▲Intel 2019～2023 年的處理器核心微架構規劃，明年可以見到大核心 Sunny Cove，接著是 Willow Cove 和 Golden Cove。Atom 則是從明年開始的 Tremont，再分別由 Gracemont 與尚未命名的 ”Next”mont 接棒。

由於 Sunny Cove 已是板上釘釘的事情，會中也透露較多關於此微架構的變動資訊。Sunny Cove 效能改進大致上可以分為通用效能提升與特殊用途效能提升，前者透過 Deeper 更深、Wider 更寬、Smarter 更聰明 3 個方向進行，後者則是透過導入新指令集與軟體編譯器最佳化，如 VBMI、VMBI2、BITALG 強化壓縮、解壓縮與向量處理，IFMA、Vector AES、Vector Carryless Multiply、Galois Field、SHA 等則是負責加密學。

▲Sunny Cove 藉由導入新指令集，加強特殊用途環境的效能，據悉在與 Skylake 微架構相同頻率之下，採用 Vector-AES 和 SHA-NI 指令集的 7-Zip 表現可提升 75％。

Deeper 採用緩衝區、快取加大的方式達成，如加大的重排序緩衝區（reorder buffer）、載入緩衝區（load buffer）、儲存緩衝區（store buffer）、保留站（reservation stations）、微指令快取（μop cache）、L1 資料快取（L1 data cache）、L2 快取（L2 cache）、第二層 TLB（2^nd level TLB）等。其中已知 L1 資料快取容量將從 Skylake 32KB 升級為 48KB，L2 快取容量則因處理器目標市場而增減，譬如針對伺服器市場的產品就會加大一些，一般消費市場則略微縮減。

▲Sunny Cove 效能提升 Deeper 部分，主要由加大緩衝區∕快取容量方式達成。

Wider 則加強平行處理的通道數量或是執行單元，Sunny Cove 相對 Skylake 顯而易見的改變為派送指令進入執行單元的埠數量，從 8 埠提升至 10 埠，其中 1 埠增加於 store data 單元，另外 1 埠則同時搭配 1 個 Store 單元加於 AGU Sta，避免 Skylake 3 個 AGU 同時搶用 Store 功能的現象。

▲Sunny Cove Wider 增加通道與執行單元數量。

上圖也表示 Sunny Cove 整數與浮點執行單元數量有些變動，整數新增 2 個 LEA（Load Effective Address）加速記憶體定址運算處理，也多出 Mul、MulHi、iDIV 加速乘法、除法運算，浮點則是從單個 Shuffle 單元提升至 2 個。當然，首款 10nm 處理器 Core i3-8121U 已具備的 AVX-512 指令集支援能力，Sunny Cove 也會納入，但未知是否會根據目標市場，而有支援程度的差異。

▲Intel 很貼心地準備 Skylake 與 Sunny Cove 的比較圖。

Smarter 以微調演算法與降低延遲方式呈現，例如多核心該如何去控管、分支預測準確度提升、降低載入延遲，以及跟 Wider 相關的導入除法器等。Sunny Cove 在記憶體定址方面也有變化，從 4 層分頁提升至 5 層分頁結構，虛擬線性定址空間從 48bit 變更為 52bit，實體定址空間最高至 52bit。小核心 Atom Tremont 此次並未有太多說明，但就未來規劃時程而言，提升單執行緒效能與加強網路伺服器效能為其主要進步，改變可能與降低延遲、提升管線利用率有關。

▲Sunny Cove Smarter 以調整演算法和降低延遲為主。

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