ADVERTISEMENT
AMD Zen/Zen+ 微架構處理器，為了減少資料越過不同頻率域的延遲影響，將 Infinity Fabric 和記憶體控制器運作時脈與外部記憶體時脈掛勾，實則為記憶體等效時脈的一半，如今主機板廠開始收到新版 AGESA 預備支援未來上市產品，內部多了一些有趣設定。
AMD 桌上型 Ryzen 3000 系列處理器，有很大的可能性將於今年 Computex 展期發表，上市時間緊追在後，近期主機板廠多已收到新版 AGESA 0.0.7.2，內部多出一些設定，預計用以支援未來的處理器產品。譬如桌上型 Ryzen 3000 處理器將以運算核心晶粒和 I/O 核心晶粒組合而成，以八核心為 1 個運算晶粒如今稱之為 Compute Die（CCD）。
Reddit 網站已有網友針對 Biostar 所釋出的 UEFI 更新檔進行分析，CCD 核心數量控制有著（1+1）、（2+0）、（3+0）、（2+2）、（4+2）、（3+3）等選項，若以 AM4 封裝版本塞入 2 個 CCD chiplet 而言，最高可以推出 16 核心 32 執行緒的產品，最低則是 12 核心 24 執行緒。
另一個更為有趣的地方，則藏在 XFR Enhancement 選項當中，除了能夠設定 FCLK（Infinity Fabric 的運作時脈）與 MEMCLK（外部記憶體時脈），UCLK（記憶體控制器時脈）新增 1：1 除頻選項。在 Zen/Zen2 微架構當中，FCLK 和 UCLK 與 MEMCLK 掛勾，實作上是以 DDR4 等效時脈一半 2：1 方式運作，也就是當使用者插上 DDR4-2666 記憶體，FCLK 和 UCLK 即以 1333MHz 時脈運作。
▲Reddit 已有網友分析 Biostar 所釋出含有 AGESA 0.0.7.2 的 UEFI 更新檔，UCLK 將提供 MEMCLK 1：1 或是 2：1 選項。
新版 AGESA 0.0.7.2 於 XFR Enhancement 選項多出 UCLK==MEMCLK 和 UCLK==MEMCLK/2 等 2 種選項，表示採用 Zen 2 微架構的桌上型 Ryzen 3000 系列處理器記憶體控制器，除了擁有與現行 Zen/Zen+ 相同的 2：1 除頻比例，再多出與 DDR4 等效時脈相同的頻率運作的選項，預計可以增加記憶體存取表現。
另一方面，若是記憶體控制器不在 CCD chiplet 身上，而是整合到 I/O 核心內部，那麼處理器核心存取記憶體則多出 CAKE（Coherent AMD socKet Extender）－IFOP（Infinity Fabric On-Package）－IFOP－CAKE 這段路徑，反之亦然，該如何解決增加的延遲時間也是個問題。當然，以上只是根據現有資料推測，詳情最終還是要等到 Computex 才會明朗。
請注意！留言要自負法律責任，相關案例層出不窮，請慎重發文！