Nehalem L2 Cache的延遲時間

Inside Nehalem: Intel’s Future Processor and System

Real World Technologies網站發表了一篇關於Nehalem的技術強文，其中提到一些筆者所不知道的細節。因為原文篇幅有點長，這篇文章所提到的大略重點就一次整理在下面，有興趣與時間的讀者，再詳細觀看原文深入了解，內有數張更詳盡的架構圖。

1. Intel目前使用FSB作為匯流排介面，但是它在伺服器中的效能並不理想，Nehalem最大的變革就是內部傳輸與Cache架構，由傳輸架構圖可以發現，Nehalem與Barcelona可說是如出一轍。

2. 三通道記憶體控制器同時支援registered與un-registered DDR3模組，但不支援FB-DIMM。

3. 模擬更多執行緒的SMT技術，最早出現在130nm時代的P4處理器，在Nehalem身上將會再度復活。但是SMT技術也有佔用更多記憶體頻寬與錯失的副作用，也需要更多的處理器資源。然而Nehalem將有可能仿造當年P4的方式，中高階型號才具備HT技術，低階與賽揚級將會把HT技術關閉，以造成更明顯的產品區隔。

4. Intel工程師Ronak Singhal表示：Nehalem L2 Cache的延遲時間將在12 cycles以下，L3 Cache的延遲則是30～40 cycles之間。

5. 另一項特點就是高度模組化的核心，令Intel可以針對不同市場，靈活地特製新晶片，不像Core 2時代從筆電的Merom、桌上型的Conroe、Xeon DP的Woodcrest、一直到Xeon MP的Tigerton都是同一顆晶片。Intel針對晶片可以調整的元素共有：核心數量、SMT技術的有無、L3 Cache的大小、QPI連結數量、傳輸方式、內建或分離記憶體控制器、支援記憶體種類、記憶體通道數、是否內建顯示、不同的時脈與功耗、以及虛擬或實體的定址等等。