英特爾確認PowerVia晶片背部供電技術將用於Intel 20A和18A製程

英特爾（Intel）宣布晶片背部供電解決方案 PowerVia，將於 2024 上半年在 Intel 20A 製程節點推出，藉由將電源迴路移至晶圓的背面，解決因晶片面積微縮而日益嚴重的互連瓶頸問題。

• 延伸閱讀：Intel 20A殺手鐧PowerVia技術首秀，反超台積電就靠它

英特爾技術開發副總裁 Ben Sell 表示，PowerVia 是英特爾「4 年 5 個節點」策略，以及邁向 2030 年達成單一封裝內含 1 兆個電晶體過程中的重要里程碑。使用試驗性的製程節點及隨後的測試晶片，讓英特爾降低背部供電對於領先製程節點的風險，並讓英特爾在晶片背部供電導入市場方面，領先競爭對手一個節點世代。

英特爾將 PowerVia 從電晶體的開發中分離出來，以確保實作於 Intel 20A 和 Intel 18A 製程節點晶片時已準備就緒。與 Intel 20A 的 RibbonFET 整合之前，PowerVia 已在其內部測試節點進行測試和除錯，確認該技術具備良好的功能性。

製造該測試晶片並測試之後，PowerVia 已被證實能夠顯著且有效地利用晶片資源，單元利用率超過 90％，讓晶片設計人員能夠在產品中提升效能和效率。英特爾將於 6 月 11 日至 16 日在日本京都舉行的 VLSI 研討會上，使用兩篇論文介紹這些技術。

▲ 透過生產測試的方式，協助英特爾完善 PowerVia 背部供電技術，圖片為代號「Blue Sky Creek」測試晶片的完整晶圓。

PowerVia 領先競爭對手的晶片背部供電解決方案，並為包含英特爾晶圓代工服務（IFS）客戶在內的晶片設計人員，在提升寶貴的能源與效能方面，提供一條更快速的途徑。

英特爾在導入業界最關鍵創新技術有著悠遠的歷史，例如應變矽、Hi-K 金屬閘極和 FinFET，藉以持續推動摩爾定律發展。隨著 PowerVia 和 RibbonFET 環繞式閘極（gate-all-around，GAA）技術將於 2024 年問世，英特爾持續在晶片設計和製程創新引領業界。

PowerVia 為晶片設計人員首次解決日益嚴重的互連瓶頸問題。隨著人工智慧和電腦圖形在內等領域的應用不斷增加，需要更小、更密集和更強大的電晶體來滿足不斷成長中的運算要求。過去數十年來直至今日，連接電晶體的電源線和訊號線架構總是在爭奪相同的資源。

藉由分離這兩者，能夠提升晶片的效能和能源效率，為客戶提供更好的結果。背部供電對於電晶體微縮十分重要，讓晶片設計人員能夠在毋須犧牲資源的情況下提升電晶體密度，提供相較過往更高的功率和效率。

Intel 20A 和 Intel 18A 均會導入 PowerVia 背部供電技術和 RibbonFET 環繞式閘極技術。作為一款全新的電晶體電源傳輸方式，背部供電實作也向散熱和除錯設計提出新的挑戰。

藉由將 PowerVia 的開發與 RibbonFET 脫鉤，英特爾可以迅速地解決這些挑戰，確保在 Intel 20A 和 18A 製程節點晶片實作時已做好萬全的準備。英特爾工程師開發出避免散熱問題的緩和技術，除錯小組也發展出新技術，確保新款設計結構能夠被正確除錯。實作測試的結果顯示出穩定的良率和可靠性指標，於整合 RibbonFET 架構之前就展現出該技術優秀的內在價值。

• 延伸閱讀：英特爾20A和18A代工節點完成開發階段，有望於2024年投產

該測試還利用 EUV（極紫外光）微影的設計規則，其結果包含在晶片大面積上達成超過 90％ 的標準單元利用率，提升單元密度同時降低成本。本測試還顯示出平台電壓下降幅度改善超過 30％ 以及 6％ 的頻率優勢。英特爾也迎合邏輯單元微縮隨之而來的高功率密度，在 PowerVia 測試晶片達成所需散熱特性。

於 VLSI 舉行期間公開的第三篇論文，英特爾技術專家 Mauro Kobrinsky 將解釋英特爾對於部署更先進 PowerVia 方法的研究，例如在晶圓的正面或是背面同時實現訊號和電源傳輸。