台積電表示2nm製程有重大改進，GAA電晶體架構將突破SRAM瓶頸提高密度

去年有報導稱，SRAM單元在台積電3nm製程節點上，與5nm製程節點基本沒有分別。這一消息也印證了過去的傳言，即台積電（TSMC）在3nm製程節點遇到SRAM單元縮減放緩的問題，採用N3B和N5製程的SRAM位單元大小分別為0.0199μm²和0.021μm²，僅縮小了約5%，而N3E製程更糟糕，基本維持在0.021μm²，這意味著幾乎沒有縮減。

過去，每次進入新的製程節點之際，預期都可以提升性能、降低功耗、並增加電晶體密度。不過這在SRAM方面卻出現了停滯的狀態，似乎已經來到了極限？不過，隨著新一代2nm製程節點的到來，SRAM單元縮減問題似乎看到了曙光。

與3nm製程節點不同，台積電在2nm製程節點將引入GAA電晶體架構，有望顯著降低功耗，提高性能和電晶體密度，帶來徹底的改變。台積電將在今年12月的IEDM會議上發表的一篇論文，提到了2nm製程節點將HD SRAM位單元尺寸縮小到約0.0175μm²。

這將是一個重大的突破，近年來SRAM單元的擴展已經變得相當困難，而通過N2製程，台積電最終縮減了HD SRAM位單元尺寸，從而提高了SRAM密度。按照目前的情況來看，GAA電晶體架構似乎是HD SRAM位單元尺寸縮小的主要推動力。

要知道現代的CPU、GPU和SoC設計都非常依賴於SRAM密度，需要大容量快取來有效地提升處理大批次資料的能力。從記憶體訪問資料既消耗性能又耗電，因此充足的SRAM對於最佳化性能至關重要。展望未來，對快取記憶體和SRAM的需求將持續增長，因此台積電在SRAM單元尺寸方面的成就顯得非常重要。