3D 電晶體你真的懂嗎？完全看懂多閘極電晶體的奧祕

解決通道形成問題

據說FinFET會減少許多剛才提到的通道形成問題，所以漏電流或關不起來的情況就會大幅改善。很巧的是在最近一次會議中水電工巧遇胡博士，聽他解釋當年為何發明這種結構的幾個原因：

第一就是平面型電晶體如同水電工之前所說的，可以漏電的地方太多了，因為閘極只能控制靠近它的電子流，離它很遠的就鞭長莫及了，而且這些現象在30nm以下都非常明顯，根本不能用。

第二就是導通電壓Vt的問題，Vt太大的元件在現有超低電壓晶片上是不受歡迎的，要降低Vt的方法就像前面所說的，要在通道形成部位（閘極下方）打入雜質，同時解決短通道效應，一舉兩得。不過在閘極短到30nm以下時，這種做法會讓Vt變得飄忽不定，氣死晶片設計者，只好換個方式做看看。

增加電晶體面積

原本想要增加推動力就必需要增加電晶體面積，現在我們多了個方向可以長⋯⋯就是往上走！除了可以增加這個走廊的數目之外，單一一個走廊的導電容量可以藉由拉高走廊的高度而大幅增加。參考附圖所示，實際有效通道截面積 = ( 2*走廊高度＋走廊寬度)*通道厚度。

當然實際上高度還是有點限制的，這要考量到寄生閘極電容量的問題。不過在邏輯運算線路中，如果沒有很麻煩的下一級要推動，這種電晶體可以在使用比過去還少20∼30％的面積下就達成同樣的推動力。所以長太高而出事的情況理論上是不會遇到的。

SOI

Sillicon-on-Isolation 是一種新技術，把矽半導體元件放置在一層絕緣體上以防止元件之間產生漏電流互相干擾。

台積電的FinFET在這條走廊上還使用了應變矽晶（strained silicon）的技術，在外表薄薄一層的矽結晶中加入了3-5族原素的雜質一同結晶，由於3-5族晶格較大，所以會對靠近表層（很不巧也就是形成通道的部份）的矽造成拉扯開來的應力。晶格被拉鬆了後就好像籠子的柵欄放寬了一樣，電荷流動速度就會高很多，通道形成速度就可以有效拉高。

當初在測量新結構電晶體的導通情況時，胡博士就已經發現這條走廊的寬度如果太寬除了寄生電容問題外，還會有在走廊中心部位產生太多區域是閘極電壓管不到的部位，會造成額外的漏電流，所以經實驗發現在30nm以下的閘極長度下，走廊寬度最好都不要超過閘極的長度。

▲FinFET通道裁面圖

Intel的Tri-Gate

講到這個輸人不輸陣的世界第一半導體大廠Intel，它可是很忌諱提到FinFET或DualGate FET的，除了專利權問題之外，對這一家偉大的公司來講，它怎麼可能和你用一樣多的閘極數呢？當你能做2個，我們當然要能做3個啊！所以Tri-Gate這個名詞就跑出來啦⋯⋯。不過水電工跟大家偷偷講，Tri-Gate和FinFET根本就長得像雙胞胎，有夠像啊。

High K Metal-gate又建功

理論上閘極的電容值愈大那麼下方的通道形成情況就愈好，事實上電晶體過小時通道電荷也很有限，而平板電容的公式為C=K*A/D，其中A為電容面積，而D則是2個平板間的距離。所以閘極的絕緣層愈薄愈好，但是過薄的絕緣層會導致穿隧效應而造成漏電。

拜高精密的製造機械所賜，目前的閘極都已經薄到不能再薄了，所以目前各公司的走向都會偏向以高K值材料為主，在做到35~40埃的厚度時（埃是一種長度單位，10埃等於1奈米），也有比傳統氧化矽10埃時都更好的容值，而在這個厚度下，閘極漏電流可以有百倍的改善。但是閘極電容一旦變大拉升電壓就會又慢又費電，所以現在使用high K材料大多是為了避免閘極電容增加導致絕緣體變厚，以減少漏電。或者是在某些情況下減少閘極寄生電容量。

拓寬的Tri-Gate走廊

High K材料是Intel的利器，水電工看到Intel公司發布的Tri-Gate閘極切面時也忍不住讚嘆了一番，沒想到Intel可以把這個走廊的寬和高做得一模一樣！所以有效通道截面積約等於 3 × 走廊高度 × 通道厚度。這就是為什麼Intel硬是要叫Tri-Gate Transistor的原因！

 ▲Intel Tri-Gate電晶體通道截面圖

平板電容

根據高三物理，最早期的電容器就是兩個平行導電板，它可以用來製造電容效應，而且也很方便計算電容量，長相也很像MOS的閘極。所以我們在分析閘極寄生電容時都會用平板電容做基本模型。

原來Intel利用了神兵利器，雖然走廊寬度變大會增加寄生電容，但是Intel顯然又利用了High K材料讓它降回可接受的值。所以在同樣面積下，Tri-Gate的推動力會比FinFET更大？這個水電工保留，為什麼呢？我們看下圖就知道了，其實由於這條走廊占的空間不大，所以就算是做成同樣高度的情況下，要達成同樣推動力，Tri-Gate只要用2條走廊並聯就可以抵過FinFET的3條走廊，但是這2個電晶體面積其實相差很少，當然是有小一些啦，不過真的不會到令人跪拜的地步。

更何況現在演變成真正的蓋大樓大戰了，真的推動力不足時我大不了蓋高一點就好了，何必拿面積和你拼呢？而且其實FinFET的通道部位原本也就可以做到和閘極長度一樣寬了，所以別人也不是做不到。某篇產業分析師的文章說Intel的Tri-Gate至少領先業界5年，其實⋯⋯水電工覺得應該說5個月比較實在。

Threshold Voltage

中文是最低導通電壓，由於 CMOS 電路特性之故，要達到省電的目的，晶片運作電壓愈低愈好。但是矽半導體有個麻煩，就是最低導通電壓等於 0.7V （矽的界面能障），也就是說閘極或汲極加上的電壓小於 0.7 伏特時，電晶體是不動作的。以 Intel 的 ULV 來說，運作電壓才不過 1.1 伏以內，也就是如果 Vt 保持0.7 伏會帶來很麻煩的問題：零和壹的電壓準位離得太近，會非常容易出錯。所以要讓 V t 下降才能做出超低電壓晶片，相關的資料可以再寫一大篇，在此先簡述之。

史上最小3D電晶體

尺度

這裡的尺度我們套用半導體業界慣例，指的是閘極的長度，也就是汲極和源極中間的距離。也就是通道的長度。

不過針對超省電元件來說，Intel應該還做了不少手腳在它的金屬閘極和走廊上，水電工認為應該有很特殊的材料而且是祕密的製作方式，記得前面提到的導通電壓Vt不能太高的問題嗎？如果我們的走廊材料沒有加入雜質，那麼就得靠閘極金屬材料或者利用矽鍺合金等來降低Vt了。水電工目前還沒拿到很完整的資料，以後若是有什麼新發現再和各位讀者交待。

透過3D結構電晶體，目前世界實做出最小的尺度竟然達到了3nm，這是由韓國某半導體廠做出來的。台積電本身發表過的尺度則是5nm。所以半導體在深度奈米下無法持續進步的超級障礙也就不再存在了。

水電工原本也很看衰摩爾定律了，沒想到摩爾大師一語成懺，到現在，他在Intel的同事還有各路高級水電工們竟然還可以生出這種3D絕招讓他的統計數字持續有效！水電工的世界真是有情有義啊∼接下來會不會有3D晶片的出現呢？大家拭目以待吧！