3奈米晶片太貴，可能連蘋果都玩不起

在2022年的最後幾天，台積電兌現了年內量產3nm晶片的承諾。台積電將於南科園區的3nm工廠舉辦量產暨擴廠典禮。按照台積電的規劃，這座總投資高達6000億新台幣的超級工廠，在滿產後的月產能將實現6萬片12英吋晶圓。

這也創下了台積電單筆投資建廠的紀錄，作為對比，台積電2020年在美國投建的5nm工廠投資額為120億美元。

只不過，現階段似乎沒有下游廠商，能為這項奢侈的技術買單了。

買不起的晶片，撐不住的市場

在台積電宣佈3奈米製程量產之前，台積電在先進製程上的唯一對手三星宣佈成功量產3nm晶片。但三星的先進製程晶片，一直卡在良率上不去。因為有代工市場的壓力，三星往往會早一些宣佈自己的製程進展。

但據傳三星3奈米晶片的首位客戶是一家國內的挖礦晶片廠商，原因是挖礦晶片的製程要求單一，並不是完整的工藝平台，光罩數量也少很多。通常情況下，晶片上的電晶體會按照一定比例分配給邏輯（負責運算）和SRAM（負責儲存），上述專家表示，對於挖礦晶片來說，基本只用到了前者，這對於代工廠來說更容易實現。

所謂SRAM，即靜態隨機儲存器，這種儲存器只要保持通電，裡面儲存的資料就可以恆常保持。

並且，挖礦晶片廠商希望能夠儘可能使用高性能，三星在試驗階段的使用者會給出很好的優惠。

因此，相比之下，業界認為對於向來求穩的台積電來說，一旦他們公佈量產，良率上能夠相對可靠。

但是，即便如此，似乎沒有多少客戶願意買單，或者買得起這個單。

目前包括蘋果、NVIDIA、英特爾、AMD、高通、聯發科都表達了讓台積電代工3nm晶片的意願，但在上述公司中，沒有一家明確公佈了3nm產品的時間表。

這與今年年初各家提前預約3nm晶片產能的光景形成了強烈的對比。從搶佔產能到大客戶砍單，為什麼各大廠商突然對3nm晶片失去了興趣？

3nm真的太貴了

一個最直接的原因是，這項新技術真的太貴了。

此前，NVIDIA在發佈4nm製程的RTX 40系列顯示卡時，CEO黃仁勳就曾吐槽過，“現在的晶片代工不是貴一點點，而是巨幅漲價。”

而進入3nm製程後，代工端給出的價格要更加誇張。根據Digitimes的資料，未來3nm晶片量產後，晶圓的單片價格將突破20000美元，相比於7nm晶片翻了一番。

晶片設計廠商對於代工價格上漲不滿，而台積電也是有苦難言。

從成本核算的角度來看，第三方分析機構IBS曾算過一筆賬，晶圓廠在3nm製程的工藝研發投入達到40億美元-50億美元，建一座3奈米製程、每月生產4萬片的生產線，成本約為150億美元-200億美元，這還只是晶圓廠的投入。

先進製程晶片的開發費用同樣不遑多讓，其研發費用主要包括晶片設計、IP、EDA、裝置等，根據第三方半導體研究機構Semi engineering計算，28奈米製程的開發費用大約為5130萬美元，到16奈米製程需要投入1億美元，到5奈米製程節點，這個費用達到5.42億美元。

▲ 65nm-5nm工藝開發費用，圖片來源：Semi engineering

需要說明的是，如今各大廠商所說的5nm、3nm等概念，更多是廠商根據自身的參數定義的製程概念，這些數字本身除了表達技術換代之外，沒有什麼真正的參考意義。比如同為5nm製程，台積電5nm晶片每平方毫米的電晶體數量為1.71億個，三星5nm晶片每平方毫米的電晶體數量1.27億個，兩者規格參數完全不同。

一般情況下，晶片代工廠商需要在工藝節點下開發多個的工藝版本以滿足客戶在不同場景下的需求，就目前台積電公佈的資訊來看，這家公司未來將至少開發包括N3B（基礎版本）、N3E（低功耗）、N3P（性能增強版本）、N3S（密度增強版本）、N3X（超強性能版本）在內的五個工藝版本，除了N3B與N3E，其他版本之間並沒有直接關係。

摩爾定律失效？

不過，如果僅是價格上漲，下游廠商們可能也不會打退堂鼓，真正的問題在於，摩爾定律在這一代晶片上已經開始放緩，甚至出現了失效的跡象。性能沒有翻倍，成本卻指數級遞增。

所謂摩爾定律，即“每隔18個月，同樣面積內電晶體數量翻倍，但是價格不變”，這條定律雖然是戈登·摩爾的經驗之談，但在過去50餘年的時間里已在半導體行業中得到廣泛驗證。

這條定律可以反映出兩個結論，首先是每隔18個月，單位面積內晶體數量翻倍，這意味著性能也翻倍了。其次價格不變，等同於同樣價格買到電晶體數量也翻倍了，這意味著單個電晶體成本降低了一半。

而目前3nm製程的晶片既沒有讓性能實現翻倍，也沒有讓單個電晶體的成本下降。

根據行業媒體Semianalysis的測算，相較於台積電5nm製程工藝，目前3nm測試晶片在電晶體密度上提高56%，成本增加了約40%。換算下來，3nm製程工藝晶片的單個電晶體的成本降低約11%，“這幾乎是 50 多年來主要工藝技術的最弱擴展”。

這對於晶片設計公司是無論如何都無法接受的，儘管先進製程的利潤豐厚，但投入和風險也更大。尤其是在消費電子市場疲軟的大背景下，晶片廠商很有可能不會冒險增加成本去推動晶片製程的升級，未來行業內“擠牙膏”式的產品迭代或將成為常態。

Chiplet會是未來嗎？

在半個月前的年度 IEEE 國際電子器件會議 (IEDM)上，台積電展示了有關3nm 工藝節點的許多細節。

台積電在IEDM上發表的論文上稱，採用N3和N5工藝的SRAM位單元大小為0.0199μm²和0.021μm²，僅縮小了約5%，而N3E工藝更糟糕，基本維持在0.021μm²，這意味著相比N5工藝幾乎沒有縮減。

這說明台積電目前遇到的嚴峻問題是，SRAM位單元的體積根本無法再繼續縮減了。

也就是說，在同樣電晶體數量下，隨著邏輯電晶體單位的縮小，實際上SRAM單元要佔用更多的面積，這也很好地解釋了3nm工藝性能提升不不明顯的原因。

當然，這個問題並不是沒有方案，比如可以使用Chiplet設計。

Chiplet又稱“小晶片”或“芯粒”技術，將原本需要一顆大晶片完成的功能，切分到一個個面積比較小的芯粒上，然後將這些具有特定功能的芯粒，通過某種互連技術連接起來，再封裝成為一個系統晶片。最初，Chiple是AMD、英特爾、賽靈思等晶片巨頭廠商，為瞭解決伺服器領域大算力晶片光照掩膜尺寸瓶頸的問題，選擇的一項技術。

最早提出這個概念的，是曾經Marvell的CEO周秀文，當時的Marvell有很多客戶，其中有很多共同的技術，周秀文想到，與其在每個晶片上放一個模組，不如把共用的IP變成一個個的小晶片，哪個客戶需要，就拿過來拼在一起。這樣就很好解決了IP重複使用的問題。彼時，這個概念叫做MoChi。

後來，周秀文提出的這個概念，並沒有在Marvell得到實現，反而是AMD將其發揚光大。

▲ Chiplet封裝工藝展示圖，圖片來源：Wikichip

早在2017年，AMD就在其初代Epyc伺服器處理器Naples中，實現了4個同類CPU的封裝；到2019年AMD又推出了第二代EPYC處理器Rome，此時使用了8塊CPU晶片，該晶片使用的是14nm工藝，而內部封裝的CPU Chiplet使用7nm電晶體來提高速度和功率，Rome是當時英特爾最好的處理器性能的兩倍多。

這也顯示出chiplet的又一特性：在摩爾定律放緩的背景下，可以通過多塊晶片堆疊保持產品性能的提升。

不過，現階段的Chiplet還存在較強的侷限性。一位業內專家表示，「尖端的先進封裝技術在精度控制上，已經越來越朝著積體電路本身的精度要求在靠攏了。」

這也讓先進封裝技術的成本一路水漲船高，英特爾今年在義大利投資45億歐元修建Chiplet工廠，這個價格幾乎與一座7nm晶片工廠相持平。

對於Chiplet技術來說，仍然是巨頭之間的遊戲。多位業內專家告訴虎嗅，其難點並不單是在製造工藝，如何使用先進封裝將不同的小晶片模組組裝起來，如何設計架構以及各晶片模組間的互連、如何設計介面等，都十分關鍵。因此，短時間內，Chiplet技術仍然不可能替代摩爾定律，成為主流。

相比於此前的工藝節點，台積電此次發佈的三奈米製程的工藝技術略顯無力。毫無疑問，在先進製程上的競爭，半導體廠商依然會一直捲下去。但現在誰能為其買單？可能連台積電自己也說不準。